L2캐시나 L3캐시의 경우 RAM과 CPU 사이에서 생기는 속도의 간극을 줄이기 위한 버퍼의 역할을 해 주는 것으로 알고 있음.
동시에 멀티코어 환경에서는 L3캐시, 또는 L2캐시가 각 코어 간의 데이터 공유를 해 주는 것으로 알고 있고.
근데 L1캐시의 경우에는 인텔의 경우 명령어 디코딩 캐시와 데이터 캐시가 따로 있는데AMD의 경우에는 디코더 단이 어디서 이루어지는 거임?
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암드 아키텍처 구조 발표한게 있나 그 자료를 찾아봐야할건데
근데 L1도 결국 L2 L3랑 역할은 똑같지 않아? 단순 메모리 계층에서 최고속 최단거리로 코어랑 맞닿는거 계층인거 아냐?
인텔의 경우 P6 아키텍쳐 때부터 캐시에서 마이크로옵으로 명령어를 잘게 쪼개는 기능이 추가되면서 L1캐시램의 기능이 다소 분화되었는데, AMD도 비슷한 역할을 하는지 궁금해서.
흠 그런건 확실히 발표 자료를 봐야겠네 젠은 그런 자료가 있던가
그걸 모르겠단 말이지....