L2캐시나 L3캐시의 경우 RAM과 CPU 사이에서 생기는 속도의 간극을 줄이기 위한 버퍼의 역할을 해 주는 것으로 알고 있음.
동시에 멀티코어 환경에서는 L3캐시, 또는 L2캐시가 각 코어 간의 데이터 공유를 해 주는 것으로 알고 있고.
근데 L1캐시의 경우에는 인텔의 경우 명령어 디코딩 캐시와 데이터 캐시가 따로 있는데AMD의 경우에는 디코더 단이 어디서 이루어지는 거임?
BEST
|
|
|
유게이 얼굴도장
추천 32
조회 65578
날짜 2020.05.03
|
|
pupki-pupki
추천 23
조회 48728
날짜 2020.05.03
|
|
블랙워그래이몬
추천 8
조회 17753
날짜 2020.05.03
|
|
유리★멘탈
추천 1
조회 15523
날짜 2020.05.03
|
|
죄수번호-20002
추천 20
조회 46582
날짜 2020.05.03
|
|
한니발 빌런
추천 61
조회 104910
날짜 2020.05.03
|
|
루리웹-8648505755
추천 61
조회 55276
날짜 2020.05.03
|
|
のぞえり 硝子の花園
추천 0
조회 8592
날짜 2020.05.03
|
|
Crabshit
추천 33
조회 52846
날짜 2020.05.03
|
|
유리★멘탈
추천 0
조회 6177
날짜 2020.05.03
|
|
한니발 빌런
추천 66
조회 47247
날짜 2020.05.03
|
|
슈퍼루리웹맨
추천 14
조회 28463
날짜 2020.05.03
|
|
????
추천 0
조회 10885
날짜 2020.05.03
|
|
Aoi tori
추천 54
조회 55207
날짜 2020.05.03
|
|
호노베리
추천 9
조회 19945
날짜 2020.05.03
|
|
페도필리아 죽인다
추천 72
조회 60863
날짜 2020.05.03
|
|
루리웹-4461750988
추천 23
조회 28089
날짜 2020.05.03
|
|
귀여운유게이쨩
추천 0
조회 7758
날짜 2020.05.03
|
|
촉툴루
추천 40
조회 25182
날짜 2020.05.03
|
|
한니발 빌런
추천 0
조회 5260
날짜 2020.05.03
|
|
쎆쓰드릴황달
추천 170
조회 91177
날짜 2020.05.03
|
|
루리웹-7446237552
추천 3
조회 12469
날짜 2020.05.03
|
|
나유타
추천 0
조회 4419
날짜 2020.05.03
|
|
둥근테 안경
추천 22
조회 31172
날짜 2020.05.03
|
|
슈퍼루리웹맨
추천 6
조회 14799
날짜 2020.05.03
|
|
유리★멘탈
추천 0
조회 7342
날짜 2020.05.03
|
|
사진이사진일픽쳐
추천 111
조회 85668
날짜 2020.05.03
|
|
앨릿 마가린
추천 1
조회 9131
날짜 2020.05.03
|
실리콘밸리로
암드 아키텍처 구조 발표한게 있나 그 자료를 찾아봐야할건데
근데 L1도 결국 L2 L3랑 역할은 똑같지 않아? 단순 메모리 계층에서 최고속 최단거리로 코어랑 맞닿는거 계층인거 아냐?
인텔의 경우 P6 아키텍쳐 때부터 캐시에서 마이크로옵으로 명령어를 잘게 쪼개는 기능이 추가되면서 L1캐시램의 기능이 다소 분화되었는데, AMD도 비슷한 역할을 하는지 궁금해서.
흠 그런건 확실히 발표 자료를 봐야겠네 젠은 그런 자료가 있던가
그걸 모르겠단 말이지....