[잡담] 삼성, TSMC 둘 다 공정은 말장난 이라는 거 무슨 말임?

[시스프리 메이커]

삼성, TSMC에서 5나노든 3나노든 말 하는 거 사실상 말장난에 가깝다고 하던데 무슨 말임?

제대로 공정 말하는 건 인텔 뿐이라고 하던데?

[관리-15]

완성했어도 양산에는 또 시간이 필요하다는건가?

[쇠고기국밥]

숫자 붙이는게

[lIlIlIlIIlllII]

같은 나노라도 회로밀도가 서로다름.

같은 nm에서 인텔이 밀도가 높아서 그럼.

[후투티후드티]

회사마다 공정 측정 방식이 달라서 그런걸로 알음

[참사관[Counsellor]]

이게 과거에는 실제규격이랑 맞췄는데

TSMC시작으로 어느순간부터 기존공정에 비해 OO%줄였으니 OO나노임 ㅈㄹ하기 시작함

그래서 지금 규격들이 실은 실제랑 일치하지 않는단이야기
그래서 표시단위 바꿔야하는거 아니냐 말 계속나옴

[참사관[Counsellor]]

사실상 기술상 규격이 마케팅용 용어가 되버린거

[ISOberry]

인텔이 젤 보수적으로 나노표기 하긴함
몇 나노 표기할때 기준점이 정해진게 없음
그래서 젤 작은 부위 기준으로 몇 나노입니다 하고 마케팅적으로 유리한 크기로 이야기 하거든

[ISOberry]

인텔이 14nm라고 개 까일때도 실제론 타사 10nm급인데도
14nm라고 하니깐 기술이 엄청 뒷쳐진것처럼 보인단 말이야
그래서 인텔도 ㅈ 같아서 차세대 부터는 타사랑 비슷하게 마케팅 nm쓰기로 함

[케프]

취재한 기자가 말하는거 들어보니
5나노 공정을 이용해서 한다는데
자세한게 기억이 안 나네

[흑룡 앙칼라곤]

원래 n나노라고 하는 게 게이트 특정 부분의 크기를 말하는 거였음
그런데 대략 1997년부터 실제 크기와 상관없이 단순히 공정을 개선했다고 더 작은 숫자를 붙이는 관행이 생겨남

[Dr.Kondraki]

양자 터널링이라는 현상이 있음
양자세계는 우리가 활동하는 현실과는 통용되는 상식이 달라서, 전자가 극히 낮은 확률이나마 벽을 뚫고 나가는 게 가능함
근데 이 양자 터널링은 벽이 얇을수록 확률이 높아짐
3나노쯤 되면 이게 정상적인 프로세스를 보장받지 못할 수준으로 자주 일어난다고 함

그래서 전부 3나노로 새기면, 여기저기서 전자가 다 튀어나갈 수 있기 때문에 사실상 불가능함
따라서 일부분만 3나노로 얇게 하고 나머지는 기존만큼만 한다는거임 대략 "3나노로 깎은 듯한 성능을 보여드리겠습니다!" 라는 거

양자 터널링도 터널링이지만 발열은 진짜...발열 때문에 어디 끊어지지 않을까 그건 현실적으로 더 무서움

[루리웹-9420530339]

최근의 n나노 신공정이라고 하는게 트랜지스터 간격을 n나노의 반도체 수준으로 작게 붙여서 이름만 n나노로 부르고있음

[날으는붕어빵]

기본적인 반도체에 대한 이해가 필요한데
간단하게 설명하면
레거시 공정에서 사용됐던 플래너펫 구조에서는 채널 길이를 줄일수록 성능이 줄어들었고
이 채널 길이가 몇나노 몇나노하는 공정의 이름이었음
근데 채널 길이가 일정 이상 줄어들면서 숏채널 효과로 인해 기존 플래너펫 구조로는 한계에 부딪혔고
해결책으로 한번쯤 들어봤을 핀펫이라는 새로운 구조가 생김
근데 여기서 문제가 생긴게, 핀펫의 채널길이는 플래너펫처럼 정량화할 수가 없음
이때부터 성능을 개선한 신 공정을 내놓을때마다 이론 상 채널 길이가 몇인 플래너펫이랑 비슷한 성능입니다~ 라는 마케팅 용어로 사용됐다고 알고 있음