ㅈ문가의 지식이니 틀린 부분이 있을수 있읍니다
HCI, NBTI, Electromigration 등에 대한 내용을 검색해보면 자세한 설명이 나옵니다
아니면 transistor aging 으로 검색해보셔도 좋습니다
우선 알아둬야할 것은, 대부분의 반도체 칩은 한번쯤 들어봤을 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)를 사용한다
다른 트랜지스터도 그렇지만 보통 소스, 드레인, 게이트, 바디로 구성되는 MOSFET은 기본적으로 메탈 게이트에 걸리는 전압으로 on.off가 되는 소자라고 보면 된다
한번쯤 들어봤을 FinFET도 MOS의 모양을 지느러미(Fin) 형태로 한 것
PMIC 같은 곳에서는 BJT(Bipolar Juction Transistor)를 사용하는 경우도 많은데 일단 이건 둘째치고
반도체 칩에 있는 반도체 회로는 이 수많은 트랜지스터와 이 트랜지스터를 연결하는 금속 선로를 가지고 있다.
그니까 대부분의 반도체 칩의 단면도와 설계도(일반적으로 반도체 레이아웃, GDS로 불리는 그거)는 아래 그림과 같다.
(화면 깨진거 아닙니다)
반도체칩 수명 이야기하는데 이 두개를 왜 이야기하냐면
반도체 칩 수명에 관해서 1. 트랜지스터 자체의 특성 열화와 2. 금속 선로의 열화 두가지 이야기를 하려고 하기 때문이다
1. 트랜지스터 특성 열화
트랜지스터는 기본적으로 on/off를 제어하는 스위치인데 (물론 아날로그 회로에서는 다른 특성을 활용하기도 한다)
게이트에 걸리는 전압이 일정 이상 되면 트랜지스터는 on 상태가 되고 전자가 통과하게 된다.
이 on/off의 기준점이 되는 값을 문턱 전압(Threshold Voltage, 일반적으로 Vth로 표기한다)이라고 한다
트랜지스터의 속도는 (공급 전압 - 문턱 전압)에 영향을 받는다.
(정확하진 않지만, 대충 트랜지스터의 속도가 빠르다 = 더 짧은 시간 안에 더 많은 연산을 하고 그 값을 주고 받을 수 있다
= 클럭을 더 높일 수 있다 = 성능을 더 높일 수 있다 정도로 이해하면 된다.
물론 전압이 너무 높으면 그건 그거대로 문제가 된다)
그런데 트랜지스터가 동작할 때, 고전압/고온 등 여타 이유로 전자가 가지는 에너지가 너무 강해질 경우, 본래라면 채널따라서 소스 - 드레인으로 가야할 놈이 뜬금없이 게이트 쪽으로 튀어올라가거나, 멀쩡한 놈과 충돌해서 전자를 추가로 생성(Impact Ionization)하는 등, 여하튼 전자가 산화막(MOS에서 Oxide)에 갇히는 경우가 있다.
(아래 그림)
이렇게 산화물에 갇힌 전자들을 트랩(Trap)이라고 하는데, 말 그대로 함정이 되어서 채널 형성을 방해하는 역할을 하고, 이는 곧 문턱 전압 값을 높이는 결과가 된다
(대충 스위치에 먼지 껴서 뻑뻑해진다고 생각하면 얼추 맞아 들어간다)
위에서 말했지만 문턱 전압이 높아지면 트랜지스터의 속도가 떨어지고 이는 곧 트랜지스터의 성능이 저하되는 것을 말한다.
이게 누적되면 결과적으로 반도체 칩의 성능이 저하되는 결과를 낳는다.
이러한 현상은 보통
1. 고온에서 전자가 가지는 에너지가 커질 경우(Hot Carrier Injection, HCI),
2. 고전압으로 강해진 전기장으로 전자가 가지는 에너지가 큰 경우(Negative Bias Tempereature Instability, NBTI)
등의 원인으로 발생한다.
반도체에서 고온 고전압을 피하는 이유 중 하나
2. 금속 선로 열화
중~고등학교 과학 지식으로는 회로의 금속 선로에는 저항이 존재하긴 하지만 그 값이 무시할 정도로 작기 때문에 무시하고 계산을 했을 것이고
실제로 충분히 두꺼운 금속 선로에 대해서는 틀린 말이 아니다
그런데, 컴퓨터나 뭐 칩에 관심이 있다면 어느 칩에 트랜지스터가 수억개가 들어간다더라 하는 이야기를 들어본 적 있을 것이다.
그러면 이 수억개의 트랜지스터끼리 선로를 연결해야하고, 아무리 최적화를 잘한다고 해도 더 작은 공간에 더 많은 트랜지스터를 때려박기 위해서는 금속 선로의 두께를 줄일 수 밖에 없다.
실제로 첨단 공정에서 반도체 회로의 금속 선로의 선폭/두께는 수십 ~ 수백 나노미터 단위이고, 이로 인해 금속 선로의 저항과 캡은 절대로 무시할 수 없는 요소로 다가온다.
현재 반도체 설계하는데 선로 구성에 따라 셀딜레이(트랜지스터 자체의 속도)보다 넷딜레이(금속 선로를 통과하면서 생기는 딜레이)가 큰 경우도 있는 마당
그런데 이때, 금속 선로를 전자가 통과하다보면 얘들이 얌전히 통과하면 좋은데 금속 원자들을 치고 지나간다
이 과정에서 금속 원자들의 배치가 변경되는데, 이를 전기전진(Elctromigration, 일렉트로마이그레이션)이라고 한다
(아래 사진)
(대형 IP벤더/EDA 툴 제조사인 시높시스 사의 EM에 대한 아티클이니 관심 있으면 읽어보자
https://www.synopsys.com/glossary/what-is-electromigration.html )
이게 뭐 충분히 두꺼운 금속 선로면 원자 좀 이동된다고 문제가 생기지는 않겠지만
문제는 위에서 말했다시피 반도체 회로는 수십 ~ 수백 나노미터 단위의 금속 선로로 구성되어 있다
일렉트로마이그레이션으로 발생한 금속 선로의 두께가 변화하면서 금속 선로의 저항이 변경되고, 이로 인해 신호 전달 속도가 늦어질 수도 있다
단순히 신호를 전달하는 선로가 얇아져서 속도가 느려지는 것이 문제일 뿐만 아니라, 반도체 회로를 구성할 때 중요한 것 중 하나가 트랜지스터에 어떻게 전원을 잘 공급하느냐인데,
EM은 이에도 영향을 끼친다.
금속 선로의 저항이 변화하면 같은 전압을 바깥에서 공급하더라도, 금속 선로를 지나가며 전압이 떨어져서 트랜지스터에 공급되는 전압이 감소하여 트랜지스터 자체의 속도까지 느려질 수 있다
(이러한 전원 공급을 위한 금속 선로의 구성을 power grid, power mesh 등으로 부르는데, 이 power grid/mesh의 저항으로 인해 손실되는 전압을 IR Drop이라고 하며 반도체 설계 시 신경 쓰는 부분 중 하나이다)
물론 실제 설계 시에 이러한 사항을 감안하고 충분한 마진을 두고 설계하기 때문에
하드코어하게 갈구지 않는 이상 일반 사용자가 체감할 일은 별로 없다고 보면 된다
폰트 크기 자비좀
그리고 저기서 더 작은 두께의 선을 쓸 경우엔 터널효과가 거시적으로 생길수도 있다던가