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삼성전자 세계 첫 3나노 반도체 기술 개발

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삼성전자가 세계 첫 3나노(1나노=10억분의 1) 초미세 반도체 공정 개발에 성공했다.

초미세 공장에서 경쟁사들을 앞서면서 2030년 시스템반도체 세계 1위를 달성하겠다는 비전에 청신호가 켜졌다.

 

이 자리에는 김기남 부회장, 정은승 사장, 진교영 사장, 강인엽 사장, 강호규 반도체 연구소장 부사장 등 반도체 핵심 인력이 참석했다.


3나노 반도체는 미세화의 한계를 극복할 수 있는 차세대 기술인 `GAA(Gate-All-Around)`를 적용했다. 최근 공정개발을 완료한 5나노 제품에 비해 칩면적을 약 35% 이상 줄일 수 있다.


또 소비전력을 50% 감소시키면서 성능(처리속도)은 약 30% 향상시킬 수 있는 제품이다.


중략...........



===================================================


<�요약>

- 삼성 세계최초 3nm 노드 개발 완료 (노드 명칭 : 3nmGAE)


- 기존 FinFET기반의 5나노 공정인 5nmLPE 대비 성능 30%, 소비전력 50%, 면적 35% 개선


- 자사에서 GAA(Gate-All-Around)`로 명한 차세대 MBCFET 기술 세계최초 도입






댓글 25 | 쓰기
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오늘도 착한 외계인들은 갈려 들어갔습니다
달을품은 | 1.224.***.*** | 20.01.02 16:32
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노드 개발에 대한 이야기지 메모리 이야기가 아닙니다; 3nmGAE는 HPC 대응되는 공정입니다...
땅파는두더쥐 | 106.249.***.*** | 20.01.02 17:20
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MBCFET 도입인 만큼 성능 향상 부분은 1세대인거 감안해도 정말 엄청 크네요.....ㄷㄷㄷㄷ 늘 그랬듯이 수율이 문제일듯합니다... 미세공정에서 고클럭 도달못하는거에 대한 나름 해결책이 될수있어서 상당히 기대되는 노드입니다... 참고로 TSMC는 3nm공정에서도 여전히 FinFET
땅파는두더쥐 | 106.249.***.*** | 20.01.02 16:28
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틀린 말씀은 아니긴 한데... 실리콘의 격자 크기 문제를 해결하기 위한 연구의 방향은 현재의 체계 자체의 변경을 의미하는지라 좀 차원이 다른 무언가가 요구되긴 해요. https://www.ibs.re.kr/newsletter/2014/11/sub_01.html 쉽게 잘 설명한 기사
알면용취^^ | 175.193.***.*** | 20.01.02 17:03
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가능할 수도 있습니다. 현재 ~~나노라고 부르는 공정들은 대부분 실제 크기가 아니고 재료나 구조 개선을 통해 실리콘을 썼다면 ~~나노일 것이다이기 때문에, 향후에도 연구를 통해 실리콘을 썼을 때 0.5나노 두께에서 내는 성능을 낼 수 있도록 개발 가능합니다. 인텔 45nm 공정 이후로는 실리콘이었다면 ~~나노 일 것이다인 값으로 쓰는것으로 알고 있습니다. 재료 쪽 연구는 high-k라고 해서 실리콘 산화물이 1의 성능을 낼 때 5의 성능을 내는 물질로 대체해서 같은 50나노미터 두께여도 하프늄 산화물이나 지르코늄 산화물을 사용하면 실리콘 산화물 10나노미터 두께일 때와 같은 성능을 낼 수 있도록 할 수 있고, 이 공정은 실제 50나노미터 두께이지만 10나노미터 공정이라고 발표하는 것입니다. 이번에 발표한 GAA도 Gate-All-Around라는 이름에서 알 수 있듯이, 게이트가 산화막을 모두 감싸는 형태의 구조를 사용하여 예전에 사용되었던 한 면만 접촉할때와 비교하여 성능이 향상되도록 하는 방식입니다. 인텔에서 처음 발표했던 Tri-gate부터해서, FinFET까지 모두 전류가 흐르는 관문인 게이트와 산화막이 접촉하는 면적을 점점 늘리는 방식으로 해서 동일한 크기의 공정일 때에 더 높은 성능을 낼 수 있도록 구조를 개선하는 연구지요. 물론 실제로 소자의 두께나 배선 간격 등 실제 길이도 줄이는 연구도 같이 진행중이지만, 3나노 공정이 실제로 3나노 두께나 배선간격을 사용하는 것은 아닌것으로 알고 있습니다. 그렇게 하면 양자역학에 의해 터널링 현상이 발생해서, 원치 않는 부분에 전류가 흐르는 누설전류를 감당할 수가 업습니다.
졸업하고싶어요 | 175.211.***.*** | 20.01.02 23:46
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MBCFET 도입인 만큼 성능 향상 부분은 1세대인거 감안해도 정말 엄청 크네요.....ㄷㄷㄷㄷ 늘 그랬듯이 수율이 문제일듯합니다... 미세공정에서 고클럭 도달못하는거에 대한 나름 해결책이 될수있어서 상당히 기대되는 노드입니다... 참고로 TSMC는 3nm공정에서도 여전히 FinFET

땅파는두더쥐 | 106.249.***.*** | 20.01.02 16:28

나중에 1나노 0.9나노 0.5나노 이렇게 나오는거 아냐?? ㅎㄷㄷㄷ..

알레폰드 | 125.128.***.*** | 20.01.02 16:31
알레폰드

0.5나노는 불가능 실리콘의 원자간 간격이 0.54나노임

루리웹-9998587682 | 141.223.***.*** | 20.01.02 16:38
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[삭제된 댓글의 댓글입니다.]


틀린 말씀은 아니긴 한데... 실리콘의 격자 크기 문제를 해결하기 위한 연구의 방향은 현재의 체계 자체의 변경을 의미하는지라 좀 차원이 다른 무언가가 요구되긴 해요. https://www.ibs.re.kr/newsletter/2014/11/sub_01.html 쉽게 잘 설명한 기사

알면용취^^ | 175.193.***.*** | 20.01.02 17:03
알면용취^^

미세공정 말고 다른 방법을 사용한다던지 실리콘이 아닌 다른 소재를 쓴다던지 일단 기존 패러다임의 변화가 있을건가 보더라구요

막장발컨2 | 210.99.***.*** | 20.01.02 17:47
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알레폰드

가능할 수도 있습니다. 현재 ~~나노라고 부르는 공정들은 대부분 실제 크기가 아니고 재료나 구조 개선을 통해 실리콘을 썼다면 ~~나노일 것이다이기 때문에, 향후에도 연구를 통해 실리콘을 썼을 때 0.5나노 두께에서 내는 성능을 낼 수 있도록 개발 가능합니다. 인텔 45nm 공정 이후로는 실리콘이었다면 ~~나노 일 것이다인 값으로 쓰는것으로 알고 있습니다. 재료 쪽 연구는 high-k라고 해서 실리콘 산화물이 1의 성능을 낼 때 5의 성능을 내는 물질로 대체해서 같은 50나노미터 두께여도 하프늄 산화물이나 지르코늄 산화물을 사용하면 실리콘 산화물 10나노미터 두께일 때와 같은 성능을 낼 수 있도록 할 수 있고, 이 공정은 실제 50나노미터 두께이지만 10나노미터 공정이라고 발표하는 것입니다. 이번에 발표한 GAA도 Gate-All-Around라는 이름에서 알 수 있듯이, 게이트가 산화막을 모두 감싸는 형태의 구조를 사용하여 예전에 사용되었던 한 면만 접촉할때와 비교하여 성능이 향상되도록 하는 방식입니다. 인텔에서 처음 발표했던 Tri-gate부터해서, FinFET까지 모두 전류가 흐르는 관문인 게이트와 산화막이 접촉하는 면적을 점점 늘리는 방식으로 해서 동일한 크기의 공정일 때에 더 높은 성능을 낼 수 있도록 구조를 개선하는 연구지요. 물론 실제로 소자의 두께나 배선 간격 등 실제 길이도 줄이는 연구도 같이 진행중이지만, 3나노 공정이 실제로 3나노 두께나 배선간격을 사용하는 것은 아닌것으로 알고 있습니다. 그렇게 하면 양자역학에 의해 터널링 현상이 발생해서, 원치 않는 부분에 전류가 흐르는 누설전류를 감당할 수가 업습니다.

졸업하고싶어요 | 175.211.***.*** | 20.01.02 23:46
졸업하고싶어요

세번째 문단에서 뚜껑 폭발

뮤람 | 223.62.***.*** | 20.01.03 12:41
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오늘도 착한 외계인들은 갈려 들어갔습니다

달을품은 | 1.224.***.*** | 20.01.02 16:32
달을품은

커....역시 s주식은 사두고 봐야해...

EmiyaMuljomdao | 222.107.***.*** | 20.01.02 17:35

3진법 반도체 근황은?

퍄츠무 | 121.66.***.*** | 20.01.02 16:40

그놈의 언플만

닌자에비츄 | 222.98.***.*** | 20.01.02 17:05
닌자에비츄

삼성은 기술개발=양산 준비 끝 입니다.

방탕아재단 | 116.127.***.*** | 20.01.02 17:11
방탕아재단

현재 팹도 자사물량 소화 하니 못하니 난리인데 자사물량 뽑을정도는 양산된답니까?

가을출타 | 1.242.***.*** | 20.01.03 03:31
가을출타

고덕 가보시면 그런 소리 못하실듯 지금 짓고있는 건물이 어마어마해요.

테라스 | 14.4.***.*** | 20.01.03 15:48
테라스

당연히 어마어마하지 공장 지을때마다 나오던 소린데 현실은 자사 제품 소화하기 바쁘다고 외주도 제대로 못돌리는데요?

가을출타 | 1.242.***.*** | 20.01.03 17:52
가을출타

공장 지을때마다 나오던 소리라기엔 이번엔 전 세계에서 가장 큰 공장이라

테라스 | 14.4.***.*** | 20.01.03 18:09

TSMC도 내년부터 양산인디..결국 내년 되서 서로 칼을 맞대봐야함

삼돌이는휴식 | 110.70.***.*** | 20.01.02 17:05
삼돌이는휴식

TSMC 3nm는 아직 개발완료전입니다. 저번 발표대로라면 양산은 2022년 예정이니 제품 자체는 2023년에 나오겠네요

땅파는두더쥐 | 106.249.***.*** | 20.01.02 17:19

삭제된 댓글입니다.

[삭제된 댓글의 댓글입니다.]
처녀자리무엇

이건 메모리 얘기지 비메모리가 아닙니다.

방탕아재단 | 116.127.***.*** | 20.01.02 17:12
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방탕아재단

노드 개발에 대한 이야기지 메모리 이야기가 아닙니다; 3nmGAE는 HPC 대응되는 공정입니다...

땅파는두더쥐 | 106.249.***.*** | 20.01.02 17:20

기술개발비 아끼다간 순식간에 망하는곳..

이슈타르(Ishtar) | 116.123.***.*** | 20.01.02 22:12

저정도로 작으면 양자터널링 안일어남? 괜찮으니까 나온거겠지?

Series341000 | 118.111.***.*** | 20.01.02 22:16

3나노가 될줄을 몰랐네. 양자역학때문에 힘들다고 하던데 어떻게든 외계인을 갈아서 해결한건가

사과맛곰젤리 | 61.99.***.*** | 20.01.02 22:24

실리콘 말고 다음 소재 공정 찾고 있다고 몇년전 부터 그러던데 찾았나? 3나노로 가네

동굴에ㆍ연기를 피우며 | 121.132.***.*** | 20.01.03 00:14

근데 똥시노스는 왜캐 졷구리냐

팔괘로 | 210.222.***.*** | 20.01.03 00:42
팔괘로

설계

데빈 | 223.39.***.*** | 20.01.03 12:21


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