대충 내 얄팍한 지식으로 보이는건
LPDDR5나 GDDR6처럼 WCK 클러킹은 도입 안하는것 같고 (CA가 SDR인가?)
CA 쪽도 관리해야한다는거 보면 어차피 속도 빠르니 CA 핀 줄이고 커맨드를 바꾸겠단건지...
프리페치 사이즈 늘리고
전압 줄이고 속도 빨라지면서 아이가 줄어드는 것을 커버하기 위해서 DQ 리시버에 DFE 넣고 DQ/DQS 리시버에는 듀티 잡아줄 DCA 집어넣는 것 같음
이게 스탠다드인지 아니면 마이크론 D램에만 존재하는거인지는 모르겠다
그거랑 램버스 쪽 자료도 보니 DIMM에 1채널 72 dq bit + 8 ecc bit에서 2채널 32 dq bit + 8 ecc bit *2로 DIMM 당 2채널 구현하는 것 같음
클럭 아키텍처 구조 보면 클럭은 하나만 들어가는데 이게 컨트롤러 하나 당 2채널을 구현하겠다는건지는 잘 모르겠네
ddr5 개시렁 그냥 via 0.175파이 쓰는 기판은 다시렁
패키지 쪽이세요? ㅎㅎ...